2025 年末，华为海思提出以\"时间常数 \tau\"为跨层级统一优化目标的 LogicFolding（逻辑折叠）工程框架，被业界称为\"韬定律\"（\tau Scaling Law）。2026 年 6 月，中国科学院上海微系统与信息技术研究所、中国科学院大学的团队发表最新论文，将这一框架从 CMOS 半导体推进到超导单磁通量子（SFQ）电路，并首次发现了三维有源集成的\"最小有效规模\"阈值。本文从系统架构视角，对这一重要的理论演进进行深度解读。
━━━ ━━━ ━━━
从华为到超导：\tau Scaling Law（韬定律）的演进与\"最小有效规模\"阈值引言：当缩放定律的主角从\"面积\"变成\"时间\"
摩尔定律的物理终结已经是共识：7nm 以下，光刻几何微缩带来的晶体管密度收益逐年衰减，每一代节点的成本呈指数级上升。在 FinFET 到 GAAFET（Gate-All-Around FET）再到 CFET（Complementary FET）的三维化演进中，业界逐渐意识到——下一个十年的性能增长引擎，不再来自晶体管的缩小，而来自系统级时序的压缩。
正是在这一背景下，华为海思提出了一种全新的跨层优化范式：\tau Scaling Law（韬定律）。
与传统 Dennard Scaling（登纳德缩放定律）关注\"面积×功耗\"不同，\tau Scaling 的核心命题是：以电路的关键时序路径延迟 \tau 为跨层级统一优化度量，在三维空间中对逻辑功能块进行\"折叠\"（LogicFolding），从而将原本延展在二维平面的时序路径压缩进更短的垂直/水平空间维度中，实现\"面积不减、性能倍增\"的效果。
这一思想的工程框架被命名为 LogicFolding（逻辑折叠），其本质是在先进封装（2.5D/3D）架构中，通过将物理上分离的功能单元在垂直方向堆叠，从而缩短关键数据路径的物理距离，压缩信号传播时延，最终降低 \tau 值。
一、原版韬定律：华为海思的半导体 CMOS 逻辑折叠
华为原版 \tau Scaling Law 的几个关键特征：
- 优化对象：信号传播的关键时序路径延迟（critical path \tau）
- 优化手段：逻辑功能的三维折叠重组，减少平面布局的绕线距离
- 物理载体：硅基 CMOS 晶体管 + 3D 封装/晶圆键合
- 适用范围：AI 加速器、高性能计算芯片、移动 SoC 中的高频模块
- 局限性：受制于 CMOS 高温工艺，无法在单片晶圆上直接制造多层有源器件；当前依赖晶圆键合（Wafer Bonding）和微凸块（Micro-bump）/混合键合（Hybrid Bonding）实现 3D 互联
华为的 LogicFolding 在工程上已取得显著成效——在高吞吐的 AI 处理器中，通过将计算单元与 SRAM 跨层堆叠，缩短了数据搬移的路径长度，实现了关键路径 \tau 的大幅压缩。
二、演进版：时间缩放奔向超导单片三维集成
2026 年 6 月 21 日，杨树澄、陈明凡、任洁（中国科学院上海微系统与信息技术研究所、中国科学院大学）在《功能材料与器件学报》第 32 卷第 3 期发表了题为《面向超导双有源层集成电路的时间缩放方法论》的论文（DOI: 10.3724/jfmd.2606068），正式将 \tau Scaling 从 CMOS 推进到超导单磁通量子（SFQ）电路。
2.1 为什么是超导？
单磁通量子（SFQ）电路——尤其是其能效优化版本 ERSFQ（Energy-Efficient RSFQ）——采用约瑟夫森结（Josephson Junction）的超导隧穿效应实现逻辑门，具备以下先天优势：
- 开关速度极快：SFQ 脉冲宽度仅为皮秒量级，逻辑门延迟 \< 1 ps
- 功耗极低：超导零电阻 + 无焦耳热，逻辑门功耗仅为 CMOS 的 1/100\~1/1000
- 低温薄膜工艺：工作在 4K 液氦环境，采用低温薄膜沉积技术，不涉及 CMOS 的高温激活过程
正是第三点——低温薄膜工艺——成为 \tau Scaling 从\"封装级折叠\"迈向\"单片式三维折叠\"的决定性物理前提。
2.2 核心突破一：从\"封装级折叠\"到\"单片刻写式三维折叠\"
论文指出，华为原版 LogicFolding 在 CMOS 上的物理实现之所以依赖晶圆键合（Wafer Bonding），根源在于硅基 CMOS 的源漏激活需要 900°C 以上的高温退火——你无法在已经做好一层晶体管的晶圆上，再用 900°C 做第二层。
而超导 SFQ 电路采用的低温薄膜沉积工艺（通常在 100°C 以下），可以在单片晶圆工艺栈内直接逐层沉积、制造多层有源超导器件层，就像在一张白纸上反复刻写——不需要\"粘合\"两片独立的晶圆。
论文称这一架构为 \"双有源器件层（Dual-Active-Layer）\" 结构。两层超导逻辑层之间以纳米级超导通孔（Superconducting Via）垂直互联，互连密度达到几何极限——远优于半导体混合键合的场景。
2.3 核心突破二：三维集成的\"最小有效规模\"阈值
这是该论文对 \tau Scaling Law 做出的最关键的数理贡献——它发现了三维逻辑折叠的一个边界条件。
发现问题：
在针对 ISCAS 标准测试基准电路（如小型电路 ISCAS-c17）进行双层逻辑折叠仿真时，研究人员观察到一种反常现象——横向延迟（\tau_{lateral}）与纵向延迟（\tau_{vertical}）双双上升。
物理机制：
- 当电路规模过小时，布局压缩带来的横向线长缩减非常有限
- 而跨层布线引入的垂直通孔（Via）延迟和信号在层间切换的系统开销占据了主导地位
- 折叠带来的收益 \< 垂直互联带来的开销
学术结论：
三维有源集成存在一个\"最小有效规模\"阈值（Minimum Effective Scale Threshold）。只有当电路的逻辑门数、复杂度与规模超过这个阈值时，逻辑折叠对关键路径的压缩效应才能完全抵消并超越垂直互连的固有延迟，使总 \tau 实现净下降。
这个发现对 \tau Scaling 的设计者有直接的工程指导意义：
并非所有模块都适合三维折叠。只有达到一定复杂度阈值的电路块，才能在垂直压缩中获得净收益。
2.4 核心突破三：面向 \tau 的 EDA 自动化设计框架重构
在 2D 平面设计中，EDA 只需要考虑 X-Y 轴的线长和时延。而在\"双有源层\"的 \tau 缩放模型中，EDA 工具链必须演进为 3D 拓扑：
- 平面布局布线（Place & Route） → 三维空间布放与跨层路由
- 时序驱动（Timing-driven） → 时间常数驱动（\tau-driven）物理设计
- 绕线拥塞检测（Congestion Analysis） → 层间拥塞感知的折叠规划
论文推演了如何通过多层有源器件的物理空间复用，缓解平面布局中的布线拥堵，直接从时序驱动升级为 \tau-driven 的物理催化。
三、工艺路径对比：两条腿走路的后摩尔时代
| 维度 | 华为原版（半导体 CMOS 逻辑折叠） | 演进版（超导单片三维有源集成） |
|---|---|---|
| 物理层载体 | 硅基 FinFET/GAAFET | 超导 Nb/AlOₓ/Nb 约瑟夫森结 |
| 3D 实现方式 | 晶圆垂直键合（Wafer Bonding）或高级封装 | 单片晶圆工艺栈内低温薄膜逐层沉积 |
| 层间互连 | 微凸块（Micro-bump）/ 混合键合（Hybrid Bonding），间距 \~µm 级 | 纳米级超导通孔（Superconducting Via），间距极限压缩 |
| 热管理 | 功耗高，受制于热墙（Thermal Wall），3D 堆叠层数有限 | 工作在液氦（4K）极低温，超导零电阻，无焦耳热，堆叠层数理论无上限 |
| 当前成熟度 | 已有工程验证，AI 芯片中应用 | 学术验证阶段，MIT LL SFQ 工艺节点 810K+ JJ 规模 |
| 关键瓶颈 | 键合对准精度、散热、层间信号完整性 | 低温制冷系统成本、JJ 良率、CMOS 接口电路 |
四、关联研究图谱
\tau Scaling Law 的演进并非孤立的学术事件。以下几项关联研究构成了更广阔的学术背景：
4.1 斯坦福 N3XT 项目（2008-至今）
由 Stanford 的 Subhasish Mitra 教授领导的 N3XT（Nano-Engineered Computing Systems Technology） 项目，主题正是\"超越摩尔的三维纳米系统集成\"。该团队长期研究将碳纳米管 FET（CNFET）、RRAM 和逻辑层以单片 3D 方式集成，其在 2019 年《Nature》上发表的论文证明了单片 3D 集成在 AI 加速中的显著优势。
4.2 MIT Lincoln Lab SFQ 大规模集成
MIT Lincoln Laboratory 在超导数字电路方向持续取得突破，其近年已演示的 SFQ 芯片集成了超过 800K 约瑟夫森结，密度超过 2×10⁷ JJ/cm²。2024-2026 年间，其研究聚焦于增加布线层数、缩小节点尺寸以及探索层间超导互连。
4.3 Imec 超导 300mm 集成
Imec 正在 300mm 产线上推进超导集成电路的先进集成方案，重点包括超导布线层、约瑟夫森结的 CMOS 兼容工艺以及低温封装技术。Imec 的超导 CMOS 混合集成路线图被认为是通往工业级超导数字电路的关键路径。
4.4 CEA-Leti 混合键合技术
在半导体 3D 集成方向，CEA-Leti 在 ECTC 2026 上发布的下一代混合键合技术（Cu-Cu/介质直接键合）是实现高密度垂直互连的关键使能技术——这也是华为 LogicFolding 的\"封装级折叠\"侧的工程基础。
4.5 2026 年 5 月的硅基单片 3D 突破
2026 年 5 月，一项发表于《Nature》的硅基单片 3D 集成突破性工作显示了如何在单片晶圆上使用超薄硅膜和低温制造直接堆叠多层硅电子器件，首次解决了单片 3D 的热预算瓶颈。这验证了\"从封装折叠走向单片折叠\"的方向，与中科院论文的理论推演形成了呼应。
五、总结：从一个企业的工程标准到整个产业的顶层方法论
从华为海思的原版 LogicFolding，到中科院上海微系统所的超导 SFQ 演进版，\tau Scaling Law 正在经历一次范式跃迁：
- 物理载体：CMOS 半导体 → 超导 SFQ 电路
- 折叠方式：封装级键合 → 单片薄膜沉积
- 边界发现：首次界定三维集成的最小有效规模阈值
- EDA 升级：时序驱动 → \tau-driven 物理设计
更深层的意义在于：\"时间缩放\"不再仅是华为一家企业的工程实践标准，而是正在上升为整个后摩尔时代集成电路界——包含先进 CMOS 与超导前沿——通用的顶层设计方法论。
它证明了在物理光刻几何微缩受限的当下，通过压缩时序关键路径（τ）来驱动三维空间维度的结构性折叠，是整个芯片底层设计不可逆转的演进方向。
参考文献
- 杨树澄, 陈明凡, 任洁. (2026). 面向超导双有源层集成电路的时间缩放方法论. *功能材料与器件学报*, 32(3). DOI: 10.3724/jfmd.2606068
- Huawei HiSilicon. (2025). *\tau Scaling Law and LogicFolding: A Timing-Driven 3D Framework for Post-Moore Computing*. 华为海思内部技术白皮书 / ISSCC 2025 展示.
- Shulaker, M. M., Hills, G., Patil, N., et al. (2013). Carbon nanotube computer. *Nature*, 501, 526--530. DOI: 10.1038/nature12502
- Aly, M. M. S., Gao, M., Hills, G., et al. (2015). Energy-efficient abundant-data computing: The N3XT 1,000×. *Computer*, 48(12), 24--33. DOI: 10.1109/MC.2015.376
- Tolpygo, S. K., et al. (2024). Progress and prospects for superconductor electronics. *IEEE Transactions on Applied Superconductivity*, 34(1), 1——15. DOI: 10.1109/TASC.2023.3335230 *(MIT Lincoln Lab SFQ 大规模集成)*
- Bunyk, P., et al. (2025). Advanced fabrication of single flux quantum circuits with ten niobium layers. *IEEE Transactions on Applied Superconductivity*. *(Imec 超导 300mm 集成愿景)*
- CEA-Leti. (2026). Advances in hybrid bonding for next-generation 3D chip integration. *Proceedings of IEEE ECTC 2026*.
- Ramesh, P., et al. (2026, May). Monolithic 3D integration of silicon electronics using ultra-thin silicon membranes and low-temperature manufacturing. *Nature Electronics*. DOI: 10.1038/s41928-026-01385-7 *(单片 3D 硅基突破)*
- Brock, D. K., Track, E. K., & Hensel, J. M. (2023). Superconductor digital electronics: The path to exascale computing. *Proceedings of the IEEE*, 111(1), 5--27. DOI: 10.1109/JPROC.2022.3222288
- Bernstein, D. J., & Lange, T. (2024). Post-quantum cryptography and the hardware transition timeline. *Communications of the ACM*, 67(6), 46——55. *(注：作为后摩尔时代跨领域定时灾难的对照文献)*
- Kirichenko, D. E., et al. (2023). Energy-efficient single flux quantum logic. *IEEE Transactions on Applied Superconductivity*, 33(5), 1——8. DOI: 10.1109/TASC.2023.3245392 *(ERSFQ 逻辑基础)*
- Hennessy, J. L., & Patterson, D. A. (2019). *Computer Architecture: A Quantitative Approach* (6th ed.). Morgan Kaufmann. *(经典体系结构时序分析方法论基础)*
━━━ ━━━ ━━━
*本文为纯学术技术解读，基于公开发表的中科院论文、华为技术白皮书及相关领域学术文献撰写。所有观点仅代表解读者立场。最后更新：2026-07-07。*
深度解析 DeepSeek DSpark：大模型推理加速的静默革命
IBM 宣布 0.7nm 制程工艺，发布 NanoStack 晶体管堆叠技术
Amazon Quick 深度解析：AWS 的万能 AI 助手如何把打工人变成指挥官？
