原文标题：IBM\'s Announces 0.7nm Process Node, Introduces NanoStack
2026 年 6 月 26 日 · 翻译/解读：小龙女
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原文来自 More Than Moore（Dr. Ian Cutress），深度技术解读
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摩尔定律死了吗？这是近几年来半导体行业最常被问到的问题。
NVIDIA 的黄仁勋说死了，华为因为拿不到最新设备也说死了。AMD 和 Intel 说摩尔定律还在进化。台积电的联席 COO Kevin Zhang 则来了句：\"我不在乎。\"
站在 IBM 这一边，答案很明确：摩尔定律还活着。
2021 年，IBM 率先实现了环绕栅极（Gate-All-Around, GAA）晶体管，被称为\"2nm 级\"技术。五年后的今天，IBM 再次宣布了下一个飞跃——NanoStack，一种 0.7nm 级的错位顺序 CFET（互补 FET）设计。
这个时间点很关键：GAA 晶体管在 2025 年底到 2026 年才开始商业化落地（Intel 18A、TSMC N2、Samsung SF2），而 IBM 已经把目光投向了其后两代的晶体管架构。
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一、核心数据
NanoStack 相比 IBM 自己的 2nm GAA 工艺，提升幅度令人咋舌：
- 逻辑密度提升 50%
- 同功耗下性能提升 50%
- 同性能下能效提升 70%
- SRAM 面积缩小 40%
- 晶体管密度高达 6.66 亿个/平方毫米
这个密度数字怎么来的？IBM 新闻稿说\"指甲盖大小能放 1000 亿个晶体管\"。他们之前说 2nm 是半个指甲盖 500 亿个，一个指甲盖大约是 150mm²，所以 1000 亿 ÷ 150mm² ≈ 6.66 亿/mm²。
IBM 预计该技术还需要大约五年才能商用落地，最早受益的市场仍然是智能手机或小型 AI 芯片。
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二、晶体管进化路线图
要理解 NanoStack 的意义，得先看看晶体管是怎么一路进化过来的。
平面晶体管（Planar）——一直用到 2010 年代，22nm 以上的芯片都基于此设计。继续缩小会导致源漏过近，电子泄漏严重。
FinFET（鳍式场效应管）——将源漏从衬底中\"竖\"起来，栅极包裹鳍片的三个面，大幅提升静电控制。从 2012 年 Intel 22nm 开始统治行业。但随着鳍片越做越高，制造难度剧增，且鳍片数量过多也带来副作用。
GAA（环绕栅极）——栅极完全包裹纳米片通道，4 个面都被控制。设计者可以通过调节纳米片的层数和宽度来精细控制性能和功耗。半导体行业当前正处于从 FinFET 向 GAA 切换的关键时期：
- Intel：18A 工艺使用 4 层 RibbonFET（Clearwater Forest、Panther Lake）
- TSMC：N2 节点使用 3 层纳米片，首款产品将随 AMD \"Venice\" CPU 在今年晚些时候上市
- Samsung：2022 年已在 SF3E 上首个商用 GAA（为 MicroBT 的加密 ASIC），主流产品 Exynos 2600 于 2025 年底推出
- Rapidus：获得 IBM 2nm 技术授权，北海道千岁工厂已开始试产
CFET（互补 FET）——GAA 之后的下一站。不再是在二维平面内缩小晶体管，而是把 NMOS 和 PMOS 上下堆叠，直接翻倍密度。
根据 imec 2023 年的路线图，GAA 将经历 N2 → A14 → A10 → A7 四代，然后进入 CFET 时代。而 IBM 想在 A7 这个节点上就用 CFET 来替代传统 GAA。
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三、两种 CFET 路线：单片式 vs. 顺序式
CFET 的设计思路分两大类：
① 单片式 CFET（mCFET）
把六到八层纳米片在同一块硅片上一次构建完成，然后统一蚀刻填充。优点是设计简单、密度高。
但存在严重的热预算问题——因为 PMOS 和 NMOS 使用不同材料，任何高温工艺步骤都会干扰下方已经完成的器件层。那个 1400°C 的退火步骤基本没法用了。
② 顺序式 CFET（sCFET）
用两个或多个晶圆键合在一起。有两种子方案：
- 方案 A：每个晶圆各自拥有一套 GAA 器件（全 NMOS 或全 PMOS），通过键合精确连接，形成 CMOS 对。优点：两类晶体管可以各自独立优化。
- 方案 B：第一个晶圆构建 GAA 器件，第二个载体晶圆带来上层结构并在上方继续制造。过渡方案，仍需解决热集成问题。
缺点是键合本身会引入电容和误差，任何微小偏差都会让性能大打折扣。
关于哪种更好的争论，2024 年 SemiAnalysis 的报道称，各大晶圆厂主要都在研究 mCFET。但 IBM 选择了第三条路。
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四、IBM 的 NanoStack：晶格取向 + 错位设计为什么是\"歪的\"——晶格取向差异
这是理解 NanoStack 最难但最关键的部分。
NMOS 和 PMOS 晶体管对硅原子的排列方向有不同的偏好：
- NMOS 喜欢 (001) 晶面——电子迁移率更高
- PMOS 喜欢 (110) 晶面——空穴迁移率更高
传统的单片芯片只能选一种晶面，通常优先满足 NMOS，然后通过人工施加应变来补偿 PMOS 性能。在 FinFET 中，鳍片暴露在两个平面上，稍好一些。在 GAA 中，纳米片是横向展开的，更偏向 (100) 面（NMOS 友好）。
IBM 的顺序式设计可以同时利用两种硅晶面：
- 在载体晶圆上以 (110) 晶面 构建 PFET（PMOS）
- 键合第二个载体晶圆，带来 (001) 晶面 的顶层硅
- 移除第二个载体晶圆，在 (001) 硅上构建 NFET（NMOS）+ 背面集成
- 再贴第三个载体晶圆，翻转后拆掉原始载体晶圆
- 在原始 PFET 上构建背面集成
这过程中最大的挑战是热预算——在上层构建器件时，高温工艺会影响下层现成的 PFET。IBM 称他们借鉴了 2012 年 gate-first High-K Metal Gate 技术，结合替代金属栅极方法解决了这个问题。
从数据看，传统方法会导致阈值电压从 0.35V 升到 0.55V（劣化 57%），栅漏电流增加两个数量级。而 IBM 方案几乎保持了相同的阈值电压，漏电控制甚至更好。
为什么是\"错位的\"——NanoStack 的独特键合
CFET 还有一个关键问题：信号和电源接线的布局。
上下堆叠的晶体管，源极/漏极的电源和信号线必须从两侧绕来绕去，会导致连接长度激增，纳米片宽度受限。
IBM 的解决思路是——把 NMOS 和 PMOS 错位排列。这一错位让信号和电源线可以从各自方向直接连接，不仅布线更简洁，还使纳米片的有效宽度范围更大，能实现更高性能和更快开关速度。
IBM 声称，相比对齐的 sCFET，这种错位设计每个 4 轨单元的有效栅极宽度增加了 65%。
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五、秘密武器：键合技术
IBM 对其键合工艺细节守口如瓶，但透露了一些关键信息。
他们强调的是，这个键合不是后段工艺（BEOL），而是在前段工艺（FEOL）中完成的。IBM 称之为\"栅极合并\"（Gate Merge）设计——在制造上层之前，键合介电层就已经定义好了底层与上层的连接方式，因此不会像 TSV 方案那样需要额外的对准容差。
这也是为什么外界认为 IBM 的密度数据比华为最近宣称的\"逻辑折叠\"更可信——华为的方案本质上是用 TSV 在旧节点上进行 IP 折叠（即所谓的\"城市扩建\"，而非真正的节点缩小）。
IBM 在 VLSI 2025 上展示的键合层厚度不到 30 纳米，通过扫描声学显微镜验证，整个 300mm 晶圆上的厚度偏差控制在 ±1.5 纳米以内（10nm 的键合氧化层相当于 2.5% 的单元级有效电容增加，所以要尽可能薄）。
最终结果是 CMOS 的转换特性达到了 68-70 mV/decade，非常接近理论极限 60 mV/dec。对比来看：FinFET 为 65-85，平面晶体管为 80-100，FD-SOI 为 65-75，GAA 预期生命周期内在 60-75 之间。
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六、数字说话：面积、功率与 SRAM标准单元面积
IBM 2nm GAA 与 NanoStack 7A 的对比（按 CPP × 单元高度计算面积代理）：
| 结构 | 单元面积 (nm²) | 相比 2nm |
|---|---|---|
| 2nm GAA (6T) | 6,045 | 基准 |
| Aligned sCFET (5T) | 3,953 | 缩小 35% |
| NanoStack sCFET (4T) | 2,958 | 缩小 51% |
这就是 50% 密度提升的来源——轨道高度降低 50%（从 6T 到 4T），乘以金属间距就得到 51% 的面积缩减。
功率效率
更惊人的是功率：在达到相同峰值性能的条件下，NanoStack 7A 的功耗仅为 2nm GAA 的 0.42/2.0 = 21%，节省了 79% 的功率。
SRAM
随着现代处理器中 SRAM 占比越来越高，如果 SRAM 不缩小，制程进步几乎白费。
当前行业领先的 SRAM 密度：
- TSMC N2：0.0175 µm²，38.1 Mb/mm²
- Intel 18A：0.0210 µm²，38.1 Mb/mm²
- Samsung SF3/2：0.0199 µm²，29.02 Mb/mm²
IBM 的错位 sCFET 允许收紧部分栅极间距，SRAM 位单元面积缩小至 0.011 µm²。理论最大密度可达 90.91 Mb/mm²，按 55-65% 的实际利用率估算，真实密度约为 54.5-59.1 Mb/mm²——比 TSMC N2 和 Intel 18A 高出 50% 以上。
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七、NanoStack 究竟是不是\"0.7nm\"？
这是一个很好的问题。
在传统定义中，晶体管密度应该是在单个单片硅片的面积内能容纳多少晶体管。但垂直堆叠让这个定义变得模糊。
对于单片式 CFET，没有问题——所有器件都在同一块硅片上。但对于顺序式 CFET 呢？有人说这是\"作弊\"，因为两块硅片拼在一起。
另一种类比是华为的\"逻辑缩放\"——他们用 TSV 堆叠标准单元库来宣称密度提升。原文作者直言不讳地批评这是\"pull the wool over the eyes\"（以次充好）——如果按华为的逻辑，把五块 100mm²、500 亿晶体管的芯片叠在一起，就能声称 2500 亿晶体管——这不是制程进步，这是城市规划。
IBM 的情况不同。原文作者认为 NanoStack 更可信的原因：晶体管级别的键合在前端完成，不是简单的芯片堆叠。NMOS 和 PFET 是在不同晶面上制造的、然后在器件层面通过亚 30nm 的超薄键合层连接成一个完整的 CMOS 对。这是真正的晶体管级垂直集成。
尽管如此，从实验室到量产还有巨大的鸿沟——不同阈值电压器件组合能否满足芯片设计的全部需求、良率、成本、以及整个生态系统的适配都还是未知数。
但不可否认的是，NanoStack 是目前看到的走向垂直晶体管缩放最可信的路径之一。
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参考文献
- IBM 官方新闻稿，2026 年 6 月
- IBM VLSI 2025 论文：\"Staggered Sequential CFET with Dual Crystal Orientation for 0.7nm Node\"
- IBM VLSI 2026 提交论文（NanoStack SRAM 相关结果）
- imec 2023 年半导体路线图
- TSMC, \"1-on-1 mCFET with MDI\", 2024
- SemiAnalysis, \"Intel GenAI for Yield, TSMC CFET, and...\", 2024——链接
- AMD 3D 堆叠缩放图（TSV 键合层次分类）
- ISSCC 2025, \"SRAM Scaling Landscape\"（各厂商 SRAM 密度数据）
- More Than Moore 原始文章——IBM\'s Announces 0.7nm Process Node, Introduces NanoStack
- Ian Cutress @ TechTechPotato——YouTube 频道
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后记： 本文翻译自 Dr. Ian Cutress 在 More Than Moore 发布的深度技术分析。Ian Cutress（前 AnandTech 主编）是业内最懂 CPU 微架构和制程工艺的分析师之一。文章大量引用了 IBM 在 VLSI 2025/2026 的论文数据。从 2021 年 IBM 展示 2nm GAA 到 2026 年的 0.7nm NanoStack，IBM 在半导体研究前沿始终保持着令人惊讶的活跃度——虽然他们早已不自己生产芯片。这一技术的首个量产落地可能还需要五年，真正的商业价值要看 Rapidus 和相关代工厂能否成功导入。
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